تحقیق جمع كننده‌هاي SET 38 ص ( ورد)
دسته بندي :
دانش آموزی و دانشجویی »
دانلود تحقیق
لینک دانلود و خرید پایین توضیحات
دسته بندی : وورد
نوع فایل : word (..doc) ( قابل ويرايش و آماده پرينت )
تعداد صفحه : 31 صفحه
قسمتی از متن word (..doc) :
2
جمع كننده‌هاي SET:
در اين قسمت چند جمع كننده SET ارائه مي‌گردد و اين جمع كننده‌ها از نظر فاكتورهايي چون تاخير و توان مصرفي با يكديگر مقايسه خواهند شد. در نهايت يك جمع كننده ديگر كه با استفاده از SET خازني طراحي شده نيز ارائه خواهد شد.
تكنولوژي SET را مي‌توان با استفاده از در مزيت بارز آن يعني خاصيت فشرده‌سازي فوق‌العاده زياد آن و توان مصرفي بسيار كم از ديگر تكنولوژي‌ها متمايز كرد. يكي از مواردي كه در مطالعات مربوط به SET مورد توجه مي‌باشد طراحي جمعكنندههاي SET مي‌باشد كه در نهايت طراحي‌هاي متفاوتي براي جمع كننده‌ها پيشنهاد مي‌شود. اين تفاوتها از نظر چگونگي عملكرد تعداد عناصر پايه مي‌باشند.
در سال Iwamura, 1996 يك جمع كننده SET را با استفاده از تابع اكثريت معرفي كرد. اين تابع اكثريت براساس معكوس كننده SET كه توسط Tucker پيشنهاد شده است عمل مي‌كند. جمع‌كننده مذكور شامل سه گيت اكثريت دو معكوس كننده مي‌باشد شكل (1-a) رقم نقلي C0 توسط يكي از گيتهاي اكثريت و يكي از معكوس كننده‌ها توليد مي‌شود. حاصل جمع S نيز از تركيب بقيه گيتها حاصل مي‌شود. گيت اكثريت شامل يك آرايه از خازنهاي ورودي است و به دنبال آن يك معكوس كننده براي آستانه‌سازي.
بعداً اين ساختار توسط oya با استفاده از SEB به جاي معكوس كننده پيشنهاد شد كه با سه سيگنال كنترلي Q1,Q2,Q3 عمل مي‌كرد. هسته اصلي اين طراحي شامل سه گيت اكثريت مي‌باشد و چهار گيت ديگر به عنوان تاخيركننده يا بازهاي fan-out عمل مي‌كنند. با استفاده از اين طرح تعداد اتصالات Tonneling و تعداد خازنها كم خواهد شد. در شكل (1-b) يك گيت اكثريت سه ورودي بر مبناي SEB در اتصالي ساخته شده است.
براي استفاده از اين ابزار به عنوان يك گيت اكثريت، Q يك پالس ساعت پله‌اي خواهد بود كه در ابتدا يك ولتاژ تحريك (60mv) را اعمال خواهد كرد و بعد از آن يك ولتاژ نگهدارنده
2
(40mv) را اعمال مي‌كند. از يك ساعت سه فاز نيز براي كنترل جهت انتشار سيگنال استفاده مي‌شود. در اين طراحي تا قيد رقم نقلي I/3 يك دوره ساعت و تاخير حاصل جمع يك دوره ساعت خواهد بود.
طرح بعدي براساس منطق ترانزيستورهاي گذار است (1-C). اين سيستم شامل در زير سيستم است كه هر كدام شامل يك گيت XOR دو ورودي است كه با SET ساخته شده است. SET زماني روشن است كه يكي از وروديها high باشد و خاموش است اگر هر دو ورودي high يا low باشد. مدار سمت چپ پياده‌سازي كه (a+b).ci است و مدار سمت راست (a+b)’.ci است و نتيجه در نهايت a+b+c خواهد بود. در اين مدار، توليد رقم نقلي پيچيده‌تر از دو مدار قبلي است.
طرح چهارم براساس گيتهاي منطق آستانه مي‌باشد كه از اتصالات تك الكتروني استفاده مي‌شود. اين طرح توسط cotofana و vassiliadis در سال 2002 پيشنهاد شده است. طراحي مذكور شامل دو گيت منطق آستانه است كه هركدام يك بافر نيز دارند. حاصلجمع با استفاده از TLG با اوزان (1,1,1,-2) و رقم نقلي خروجي با استفاده از يك گيت اكثريت بدست خواهد آمد. مزيت اصلي اين طرح امكان انتقال يك الكترون از طريق اتصال و توانايي پياده‌سازي ارزان منفي مي‌باشد. عيب اصلي آن نيز استفاده از بافر براي هر TLG به منظور جلوگيري از اثر دوطرفه مي‌باشد.
يك طرح جديد ديگر تيز ارائه مي‌شود كه شباهت زيادي به maj-set دارد. اين طرح سه گيت اكثريت و دو معكوس كننده را به دو TLG كاهش مي‌دهد. پياده‌سازي TLG شبيه به Maj است با اين تفاوت كه تعداد خازنها در TLG چهار عدد خواهد بود.
بعد از انجام شبيه‌سازي با پارامترهاي مربوط به هركدام جمع كننده‌ها و در دماي T=0K و سيگنالهاي Ci=0، b=1 و a بين (1,0) كه اين سويچينگ هر 10ns اتفاق مي‌افتند، نتايج به ترتيب زير بدست آمده است.
شكل خروجي S براي همه جمع‌كننده‌ها در زير نشان داده شده است، با مطالعه اين نمودارها دو نكته قابل تشخيص است.
4
1ـ خروجي Maj-SEB نامنظم است و به صورت دو پله‌اي خواهد بود كه به دليل دوپله‌اي بودن سايت است كه براي كنترل FA استفاده مي‌شود.
2ـ خروجي PTL-FA نسبت به ورودي آن داراي swing كوچكي خواهد بود، به عبارت ديگر swing خروجي 15mv است در حالي كه swing ورودي 25mv خواهد بود.
تا كنون راهكارهاي متفاوتي براي كوچكتر كردن مقياس MOSFETها ارائه شده است. از طرفي روشهاي ساخت گوناگوني براي CMOS نيز ارائه شده است تا بتوان مقياس ساخت را به حدود نانومتر نزديك كرد كه تا اندازه 10nm گزارش شده است. اما مشكلات گوناگوني براي اين عمل وجود دارد از جمله 1ـ محدوديتهاي الكترواستاتيك 2ـ تونلينگ سورس به درين 3ـ حركت ناتلسا 4ـ جريان استاتيك. بنابراين اين احتمال را بايد مدنظر قرار داد كه در آينده نزديك خواص اصلي CMOSها را با ابزارهاي جديد مثل ترانزيستورهاي تك الكتروني به صورت مشترك به كار برد. امروزه ترانزيستورهاي تك الكترون به دليل خواص ويژه آنها كه شامل اندازه آنها در مقياس نانو، توان مصرفي بسيار پايين، رفتار منحصر بفرد نوسان ممنوعه كولب و سازگاري روشهاي ساخت آن با CMOS، به شدت مورد توجه قرار گرفته‌اند. اما با توجه به همه مزاياي نام برده شده بالا به نظر نمي‌رسد كه در آينده نزديك شاهد جايگزين شدن SET به جاي CMOS باشيم البته دلايل اين موضوع را مي‌توان چنين بيان كرد: اثرات بار زمينه (اوليه)، جريان خروجي بسيار كم، جريان ؟؟؟ حرارتي بالا كه به دليل كم بودن انرژي باردار شدن خازن جزيره در تكنولوژي حاضر مي‌باشد. آشكار است كه CMOS و SET مكمل يكديگرند. به عنوان مثال SETها توان مصرفي پاييني دارند و داراي خاصيت ويژه نوسان Columb Blockade مي‌باشند، در حالي كه CMOSها داراي سرعت بالا و بهره ولتاژ بالا مي‌باشند كه مي‌توانند مشكلات SET را حل كنند. بنابراين اگرچه جايگزين كردن SET به جاي CMOS در آينده نزديك محتمل نيست اما با استفاده از بكار بردن خواص هر دو به صورت همزمان مي‌توان كاربردهايي را به دست آورد كه به تنهايي با
4
CMOS بسيار دشوار است.
2ـ اتصالات دروني و منطق چند متواري:
نه تنها محدوديتهاي پايه‌اي SNOSFET در مقياس نانو پيشرفت آنرا تهديد مي‌كند بلكه محدوديتهاي اتصالات دروني و كوچكتر شدن آنها در مقياس نانو نيز از مشكلات اساسي است. اين كوچك شدن مقياس اتصالات دروني برخلاف كوچك شدن ترانزيستورها باعث كاهش كارايي سيستم مي‌شود. كوچك شدن اين مقياس تاحد نانو باعث بروز چالشهاي جدي خواهد شد از جمله: مشكلات مقاومتي، فرايندهاي پيچيده كنترل، قابليت اطمينان يك راه براي حل اين مشكل اين است كه اتصالات دروني را با مقياس بزرگتر ايجاد كنيم. با اين كار كارايي اتصالات دروني زياد مي‌شود اما چگالي سيم‌كشي بالا مي‌رود. از طرفي با بزرگتر شدن chip تعداد ماژولهاي محلي به نسبت L2 رشد مي‌كنند كه L طول لبه تراشه است و تعداد اتصالات دروني در يك شبكه متصل با نرخ L2! رشد مي‌كند، با اين استراتژي هزينه ساخت بالا خواهد رفت كه خود موضوع مهمي است.
يك راه براي غلبه بر اين مشكل استفاده از منطق چند مقداري است پس اتصالات دروني است. در منطق چند مقداري، سه مقداري يا چهار مقداري و... هر خط مي‌تواند اطلاعات بيشتري را تأمين كند و بنابراين تعداد اتصالات دروني و Pinoots را مي‌توان كاهش داد. به عنوان مثال در منطق چهار مقداري مي‌توان تا 50% كاهش در اتصالات دروني را نسبت به حالت باينري ايجاد كرد.
مد نيست راهكار استفاده از منطق چند مقداري بستگي به ابزار مورد نياز و مناسب براي عملكرد صحيح منطق چند مقداري دارد. پياده‌سازي اين منطق روي وينورهاي سيكيكوني با استفاده از تكنولوژي CMOS دو حالت دارد: حالت ولتاژ و حالت جريان در حالت ولتاژ با مشكل ولتاژهاي آستانه متفاوت روي يك و بند روبه‌رو هستيم و براي حالت جريان با مشكل معرف توان بالا و مشكلات آزمايش مدار روبه‌رو هستيم.